{"id":4438,"date":"2026-07-08T03:12:30","date_gmt":"2026-07-08T03:12:30","guid":{"rendered":"https:\/\/blogs.lcsc.com\/blog\/?p=4438"},"modified":"2026-07-08T03:12:30","modified_gmt":"2026-07-08T03:12:30","slug":"pcb-herstellung","status":"publish","type":"post","link":"https:\/\/blogs.lcsc.com\/blog\/pcb-herstellung\/","title":{"rendered":"PCB-Herstellung: Der vollst\u00e4ndige Prozessleitfaden"},"content":{"rendered":"<h2><b><span data-font-family=\"Arial\">Takeaway<\/span><\/b><\/h2>\n<ul>\n<li><span data-font-family=\"Arial\"> Eine Leiterplatte (PCB) besteht aus isolierendem Tr\u00e4germaterial (meist FR4) mit aufgebrachten Kupferbahnen (17,5\u201370\u00a0\u00b5m Dicke) f\u00fcr die elektrische Verbindung aller Bauteile.<\/span><\/li>\n<li><span data-font-family=\"Arial\"> Der Herstellungsprozess umfasst 10\u201320+ Schritte: von der Gerber-Datei \u00fcber Laminieren, Bohren, Galvanisieren und \u00c4tzen bis zur Oberfl\u00e4chenveredelung und elektrischen Pr\u00fcfung.<\/span><\/li>\n<li><span data-font-family=\"Arial\"> Plattentypen: Einseitig, Doppelseitig, Multilayer (4\u201340 Lagen), HDI (Mikrovias \u2264150\u00a0\u00b5m), Flexibel \/ Starrflex und Metallkern \/ HF-Spezialmaterialien.<\/span><\/li>\n<li><span data-font-family=\"Arial\"> Oberfl\u00e4chenveredelung: HASL (kosteng\u00fcnstig), ENIG (Goldschicht 0,05\u20130,1\u00a0\u00b5m, ideal f\u00fcr Fine-Pitch), OSP (RoHS-konform, kurze Lagerdauer).<\/span><\/li>\n<li><span data-font-family=\"Arial\"> Qualit\u00e4tsnorm IPC-Klasse\u00a03 ist Pflicht f\u00fcr Medizintechnik, Luft- und Raumfahrt sowie sicherheitskritische Automobilanwendungen.<\/span><\/li>\n<li><span data-font-family=\"Arial\"> DFM-Pr\u00fcfung vor Fertigungsstart vermeidet Nacharbeit: die h\u00e4ufigsten Fehlerquellen sind zu geringe L\u00f6tstopplack-Abst\u00e4nde, unklare Bohrspezifikationen und fehlende Impedanzangaben.<\/span><\/li>\n<li><span data-font-family=\"Arial\"> PCBA (Best\u00fcckung) folgt auf die nackte Platine: SMT-Linie mit Schablonendruck \u2192 Best\u00fcckungsautomat \u2192 Reflow-Ofen (SAC305, 235\u2013245\u00a0\u00b0C) \u2192 <a href=\"https:\/\/blogs.lcsc.com\/blog\/comprehensive-guide-to-aoi-technology-in-pcba\/\">AOI<\/a> \u2192 R\u00f6ntgeninspektion (bei BGA).<\/span><\/li>\n<\/ul>\n<h2><b><span data-font-family=\"Arial\">Was ist eine Leiterplatte?<\/span><\/b><\/h2>\n<p><span data-font-family=\"Arial\">Eine Leiterplatte besteht aus einem elektrisch isolierenden Tr\u00e4germaterial \u2014 meist glasfaserverst\u00e4rktes Epoxidharz (FR4, Glastemperatur Tg \u2265 130\u00a0\u00b0C f\u00fcr Standard, \u2265170\u00a0\u00b0C f\u00fcr High-Tg), bei flexiblen Ausf\u00fchrungen Polyimid-Folie, bei Leistungsanwendungen Aluminium- oder Kupferkernmaterial, bei HF-Anwendungen Spezialmaterialien wie Rogers\u00a04350B oder PTFE \u2014 auf das Kupferbahnen aufgebracht werden. Diese Leiterbahnen mit typischen Kupferdicken von 17,5\u00a0\u00b5m (0,5\u00a0oz), 35\u00a0\u00b5m (1\u00a0oz) oder 70\u00a0\u00b5m (2\u00a0oz) \u00fcbernehmen die elektrische Verbindung zwischen allen Bauteilen, w\u00e4hrend das Tr\u00e4germaterial f\u00fcr mechanische Stabilit\u00e4t sorgt.<\/span><\/p>\n<p><span data-font-family=\"Arial\">Je nach Anzahl der Kupferschichten unterscheidet man einseitige, doppelseitige und mehrlagige (Multilayer-)Leiterplatten \u2014 Letztere erm\u00f6glichen deutlich komplexere Schaltungen auf kleinerem Raum, weil zus\u00e4tzliche interne Signallagen, Masse- und Versorgungsebenen integriert werden k\u00f6nnen. Wird die unbest\u00fcckte Leiterplatte anschlie\u00dfend best\u00fcckt und verl\u00f6tet, entsteht eine PCBA.<\/span><\/p>\n<h2><b><span data-font-family=\"Arial\">Der PCB-Herstellungsprozess: 10 Schritte von der Datei zur Platine<\/span><\/b><\/h2>\n<p><span data-font-family=\"Arial\">Der Weg vom Schaltplan zur fertigen Leiterplatte umfasst je nach Komplexit\u00e4t zwischen 10 und \u00fcber 20 Einzelschritte. Nachfolgend werden die zehn Kernstufen erkl\u00e4rt, die jede mehrlagige Standardplatine durchl\u00e4uft.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 1: Design und Datenaufbereitung<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Der Schaltplan wird in einem CAD-Tool (Altium Designer, Eagle, KiCad, Zuken CR-8000) erstellt und als Gerber-Datei (Extended Gerber\u00a0\/ RS274X) exportiert \u2014 dem branchen\u00fcblichen Standardformat f\u00fcr die \u00dcbergabe aller Layoutdaten an den Fertiger. Zum Datenpaket geh\u00f6ren neben den Gerber-Lagen die Bohrdatei (Excellon\u00a02), der Netzlisten-Report f\u00fcr den elektrischen Test und \u2014 bei impedanzkontrollierten Designs \u2014 die Impedanzspezifikation. Eine DFM-Pr\u00fcfung (Design for Manufacturing) durch den Fertiger deckt Probleme wie unterschrittene Leiterbahnbreiten, zu geringe L\u00f6tstopplack-Abst\u00e4nde oder fehlende Bohrtoleranzen auf, bevor die Fertigung beginnt.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 2: Innenlagen-Bearbeitung<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Bei Multilayer-Platinen wird zun\u00e4chst das Schaltbild jeder Innenlage per Fotolack und UV-Belichtung auf kupferkaschiertes Basismaterial \u00fcbertragen. Das Bildaufzeichnungsverfahren erreicht Genauigkeiten von \u00b110\u00a0\u00b5m. Anschlie\u00dfend wird nicht ben\u00f6tigtes Kupfer in einer alkalischen \u00c4tzl\u00f6sung entfernt, der Fotolack gestrippt und jede Innenlage einer automatischen optischen Inspektion (AOI) unterzogen, um Leiterbahnfehler zu erkennen, bevor die Lagen zusammengef\u00fcgt werden.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 3: Laminieren<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Die einzelnen Innenlagen werden zusammen mit Prepreg-Lagen (harzgetr\u00e4nktes Glasfasergewebe, das den Verbund herstellt) und \u00e4u\u00dferen Kupferfolien in einer hydraulischen Presse unter typischerweise 15\u201325\u00a0bar und 170\u2013190\u00a0\u00b0C zu einem festen Schichtstapel verpresst. Die Pressparameter \u2014 Druck, Temperatur und Haltezeit \u2014 bestimmen die endg\u00fcltige Dielektrizit\u00e4tszahl (Dk) und die Schichtdickentoleranz (\u00b110\u00a0% f\u00fcr Standardmaterialien).<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 4: Bohren<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">CNC-Bohrmaschinen mit Hartmetallbohrern erzeugen die Durchkontaktierungsbohrungen (PTH-Vias) mit minimalen Bohrungsdurchmessern von 0,15\u00a0mm in der Serienproduktion. Bei HDI-Strukturen \u00fcbernehmen CO\u2082- oder UV-Laser das Bohren der Mikrovias (\u2264150\u00a0\u00b5m Durchmesser). Vor dem Bohren lokalisiert ein R\u00f6ntgensystem die Referenzpunkte im Mehrschichtstapel, um die Lagenregistrierung auf \u00b125\u00a0\u00b5m sicherzustellen.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 5: Durchkontaktierung und Galvanisierung<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Die Bohrlochwandungen werden zun\u00e4chst in einem stromlosen (chemischen) Kupferbad mit einer d\u00fcnnen leitf\u00e4higen Schicht (0,5\u20131,0\u00a0\u00b5m) benetzt. Anschlie\u00dfend verst\u00e4rkt eine elektrolytische Galvanisierung die Kupferschicht auf die geforderte Wandst\u00e4rke von mindestens 20\u00a0\u00b5m (IPC-Klasse\u00a02) bzw. 25\u00a0\u00b5m (IPC-Klasse\u00a03). Dieser Schritt stellt die elektrisch zuverl\u00e4ssige Verbindung zwischen allen Kupferlagen her.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 6: Au\u00dfenlagen-Strukturierung und \u00c4tzen<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Analog zu den Innenlagen wird das finale Leiterbild auf die Au\u00dfenseiten \u00fcbertragen: Fotolack auftragen, belichten, entwickeln. Anschlie\u00dfend wird nicht ben\u00f6tigtes Kupfer ger\u00e4tzt. Da die Durchkontaktierungen zu diesem Zeitpunkt bereits galvanisiert sind, muss ein selektiver Resist die Viabereiche w\u00e4hrend des \u00c4tzens sch\u00fctzen. Das Ergebnis ist das vollst\u00e4ndige Leiterbild auf beiden Au\u00dflenseiten.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 7: L\u00f6tstopplack (Soldermask)<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Eine gr\u00fcne (oder farbige) Schutzschicht aus fl\u00fcssigem Fotolack wird fl\u00e4chig aufgetragen \u2014 per Siebdruck, Spruh- oder Vorhanggiessprozess. Nach Belichtung und Entwicklung bleiben nur die L\u00f6tpads frei; alle \u00fcbrigen Kupferfl\u00e4chen sind abgedeckt. Die Mindestabst\u00e4nde zwischen Soldermask-\u00d6ffnung und Kupferpad betragen typischerweise 50\u00a0\u00b5m; Unterschreitungen z\u00e4hlen zu den h\u00e4ufigsten DFM-Fehlern.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 8: Oberfl\u00e4chenveredelung<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Freiliegende Kupferpads erhalten eine l\u00f6tbare Schutzschicht. Die Wahl der Veredelung hat direkten Einfluss auf L\u00f6tbarkeit, Lagerdauer und Kosten:<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 9: Bedrucken und Vereinzeln<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Bauteilbeschriftungen, Referenzdesignatoren und Warnhinweise werden im Siebdruck- oder Inkjet-Verfahren als Silkscreen aufgebracht. Danach trennt ein CNC-Fr\u00e4ser, ein Laser oder ein V-Ritz-Verfahren (V-Scoring) die einzelnen Platinen aus dem Fertigungspanel. Die Wahl des Vereinzelungsverfahrens beeinflusst die Kantenqualit\u00e4t, den minimalen Abstand zwischen Platinen auf dem Panel und die zul\u00e4ssige Plattengeometrie.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Schritt 10: Elektrische Pr\u00fcfung und Endkontrolle<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Jede Leiterplatte wird elektrisch gegen die urspr\u00fcngliche Netzliste gepr\u00fcft. Flying-Probe-Systeme arbeiten ohne Adapter und eignen sich f\u00fcr Prototypen und Kleinserien (100\u20131.000\u00a0Platinen); Bed-of-Nails-Pr\u00fcfadapter sind wirtschaftlich erst ab gr\u00f6\u00dferen St\u00fcckzahlen (&gt;1.000). Eine abschlie\u00dfende optische Endkontrolle nach IPC-A-600 bewertet Leiterbahnqualit\u00e4t, Bohrlochzust\u00e4nde und Oberfl\u00e4chenbeschaffenheit.<\/span><\/p>\n<h2><b><span data-font-family=\"Arial\">Qualit\u00e4tskontrolle und Zertifizierungen<\/span><\/b><\/h2>\n<h4><b><span data-font-family=\"Arial\">IPC-Normklassen: Klasse 1, 2 und 3<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Die IPC-A-600 und IPC-6012 definieren drei Zuverl\u00e4ssigkeitsklassen f\u00fcr Leiterplatten. Klasse 1 gilt f\u00fcr allgemeine Unterhaltungselektronik, bei der kosmetische Defekte akzeptabel sind. Klasse 2 ist der Standard f\u00fcr industrielle Elektronik und Konsumg\u00fcter, bei denen erh\u00f6hte Zuverl\u00e4ssigkeit gefordert wird;Klasse 3 ist Pflicht f\u00fcr Anwendungen, bei denen Ausfallsicherheit \u00fcber allem steht: Luft- und Raumfahrt, Medizintechnik, milit\u00e4rische Systeme und sicherheitskritische Automobilanwendungen; Klasse 3 schreibt u. a. dickere Kupferbohrlochwandungen (25 \u00b5m statt 20 \u00b5m), strengere Akzeptanzkriterien f\u00fcr Risse und Innenschichtabtrennungen sowie vollst\u00e4ndige Pr\u00fcfdokumentation vor.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Pr\u00fcfverfahren im \u00dcberblick<\/span><\/b><\/h4>\n<ul>\n<li><span data-font-family=\"Arial\">AOI (Automatische Optische Inspektion): Erkennt Leiterbahnfehler, fehlende Pads, Kurzschl\u00fcsse und Best\u00fcckungsfehler nach jedem kritischen Fertigungsschritt.<\/span><\/li>\n<li><span data-font-family=\"Arial\">3D-R\u00f6ntgeninspektion (AXI): Einzige Methode zur verl\u00e4sslichen Erkennung verdeckter L\u00f6tfehler bei BGA- und QFN-Bauteilen; Void-Analyse nach IPC-7095 (max. 25\u00a0% Void pro Ball, Klasse\u00a02).<\/span><\/li>\n<li><span data-font-family=\"Arial\">Elektrischer Netzwerktest (Flying Probe \/ Bed-of-Nails): Pr\u00fcft jede Leiterplatte gegen die Netzliste auf Kurzschl\u00fcsse und Unterbrechungen. Flying Probe ab 1\u00a0St\u00fcck sinnvoll; Bed-of-Nails ab ca. 1.000\u00a0St\u00fcck wirtschaftlich.<\/span><\/li>\n<li><span data-font-family=\"Arial\">Mikroabschnitt-Analyse: Destruktives Pr\u00fcfverfahren zur Verifikation von Kupferschichtdicken, Via-F\u00fcllgrad und intermetallischer Phasenbildung bei Validierungs- und Qualifizierungsmustern.<\/span><\/li>\n<\/ul>\n<h4><b><span data-font-family=\"Arial\">Weitere Zertifizierungsanforderungen<\/span><\/b><\/h4>\n<ul>\n<li><span data-font-family=\"Arial\">UL-Anerkennung: Brandsicherheitsnachweis f\u00fcr den nordamerikanischen Markt; PCB-Basismaterial muss UL-94-V0-klassifiziert sein.<\/span><\/li>\n<li><span data-font-family=\"Arial\">RoHS-Konformit\u00e4t (EU-Richtlinie 2011\/65\/EU): Beschr\u00e4nkung gef\u00e4hrlicher Stoffe; Blei-freie Verarbeitung (SAC305) ist de facto Standard.<\/span><\/li>\n<li><span data-font-family=\"Arial\">REACH-Verordnung (EG Nr. 1907\/2006): Registrierung, Bewertung und Zulassung chemischer Stoffe f\u00fcr den EU-Markt.<\/span><\/li>\n<li><span data-font-family=\"Arial\">IATF\u00a016949: Qualit\u00e4tsmanagement f\u00fcr Automobilzulieferer; PPAPs und R\u00fcckverfolgbarkeit sind Pflicht.<\/span><\/li>\n<li><span data-font-family=\"Arial\">ISO\u00a013485: Qualit\u00e4tsmanagement f\u00fcr Medizinprodukte; verpflichtend f\u00fcr PCB- und PCBA-Lieferanten im Medizinbereich.<\/span><\/li>\n<\/ul>\n<h2><b><span data-font-family=\"Arial\">Anwendungsgebiete nach Industrie<\/span><\/b><\/h2>\n<h4><b><span data-font-family=\"Arial\">Konsumg\u00fcter und Unterhaltungselektronik<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Smartphones, Tablets und Wearables nutzen Any-Layer-HDI-Platinen mit gestapelten Mikrovias f\u00fcr die dichte Verdrahtung moderner SoC-Prozessoren mit 0,35\u00a0mm-Pitch. Smartwatches erreichen sub-1\u00a0mm Platinendicken durch 01005-Passivbauteile auf 2+N+2-HDI-Aufbau.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Industrieautomation und Steuerungstechnik<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">DIN-Schienen-Netzteile, SPS-Baugruppen und Feldbus-Interfacekarten verwenden Multilayer-Platinen aus High-Tg-FR4 (Tg \u2265170\u00a0\u00b0C) mit konformer Beschichtung und IPC-Klasse\u00a02-Zertifizierung. Haltezeit bei Netzausfall (typisch 20\u00a0ms bei Volllast) ist eine kritische Produktionsanforderung.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Medizintechnik<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Implantierbarer Herzschrittmacher, Cochlea-Implantate und Patientenmonitore verwenden Starrflex-Platinen aus biokompatiblen Materialien mit IPC-Klasse\u00a03-Zertifizierung, ISO\u00a013485-qualifizierten Fertigern und 100\u00a0%iger R\u00f6ntgeninspektion aller BGA-L\u00f6tstellen.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Automobil und ADAS<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">ADAS-Radar-, Kamera- und LiDAR-Steuerger\u00e4te verwenden automotive-qualifizierte HDI-Platinen (AEC-Q200-Komponenten, Temperaturwechseltest \u221240\u00a0\u00b0C bis +125\u00a0\u00b0C nach IPC-TM-650). IATF\u00a016949 ist Pflicht f\u00fcr alle Lieferanten in der Automobilfertigung.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">5G-Telekommunikation und HF-Technik<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Sub-6-GHz- und mmWave-Module f\u00fcr 5G-Basisstationen ben\u00f6tigen impedanzkontrollierte Platinen aus Rogers\u00a04350B oder Megtron\u00a06 mit \u00b15\u00a0\u03a9 Toleranz und Leiterbahnbreiten bis 2\u00a0mil. Platziergenauigkeiten unter 15\u00a0\u00b5m sind f\u00fcr Phased-Array-Module erforderlich.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">Erneuerbare Energien und Leistungselektronik<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Bidirektionale DC\/DC-Wandler in Solarwechselrichtern und Batteriespeichersystemen verwenden 2-oz-Kupfer-Multilayer-Platinen mit Metallkern-Endstufen (MCPCB) f\u00fcr MOSFET-Verlustw\u00e4rmeabfuhr. SiC- und GaN-Leistungsbauelemente erfordern Via-Arrays unter den Thermal Pads.<\/span><\/p>\n<h2><b><span data-font-family=\"Arial\">Worauf sollten Sie bei der Wahl eines PCB-Herstellers achten?<\/span><\/b><\/h2>\n<h4><b><span data-font-family=\"Arial\">1. Fertigungstiefe<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Bietet der Anbieter reine Leiterplattenfertigung (bare board), integrierte Best\u00fcckung (PCBA) oder einen vollst\u00e4ndigen Turnkey-Service inkl. Bauteilbeschaffung? Ein Turnkey-Partner reduziert Schnittstellenrisiken, erh\u00f6ht aber Abh\u00e4ngigkeit. F\u00fcr komplexe Baugruppen mit langen Bauteil-Lieferzeiten kann getrennte Beschaffung vorteilhafter sein.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">2. Technologieumfang<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Unterst\u00fctzt der Fertiger die ben\u00f6tigten Spezialit\u00e4ten \u2014 HDI, Starrflex, HF-Materialien, Metallkern, impedanzkontrollierte Verdrahtung \u2014 und kann er Referenzprojekte nachweisen? Fehlende Technologiereife f\u00fchrt zu langen Anlaufzeiten oder mangelhafter Prozessstabilit\u00e4t.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">3. Prototyping- und Kleinserienf\u00e4higkeit<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Flexible Losgr\u00f6\u00dfen ohne hohe Mindestbestellmengen sind gerade in der Entwicklungsphase entscheidend. Lieferzeiten von 5\u201310 Werktagen f\u00fcr Prototypen-HDI sind bei f\u00fchrenden asiatischen Fertigern heute Standard; europ\u00e4ische Anbieter sind bei ITAR-Designs und Qualit\u00e4tsanforderungen der Tier-1-Automotive oder Medizintechnik oft gesetzt.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">4. Zertifizierungen<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Die Zertifizierungen des Fertigers m\u00fcssen zum Einsatzzweck passen: IPC-A-600\/6012 Klasse\u00a03 f\u00fcr Luft- und Raumfahrt sowie Medizintechnik; IATF\u00a016949 f\u00fcr Automotive; ISO\u00a013485 f\u00fcr Medizinprodukte; UL-Anerkennung f\u00fcr den nordamerikanischen Markt. Fehlende Nachweise k\u00f6nnen sp\u00e4ter zu Nachaudits, Designfreigabeverz\u00f6gerungen oder Liefersperren f\u00fchren.<\/span><\/p>\n<h4><b><span data-font-family=\"Arial\">5. Lieferzeiten, DFM-Feedback und Transparenz<\/span><\/b><\/h4>\n<p><span data-font-family=\"Arial\">Klare Kommunikation zu Machbarkeitspr\u00fcfungen (DFM-Feedback innerhalb von 24\u201348\u00a0h), Terminplanung und internationalem Versand ist ein Zeichen prozessreifer Fertiger. Anbieter, die DFM-Fehler erst nach Fertigungsstart melden, verursachen in der Praxis die teuersten Verz\u00f6gerungen.<\/span><\/p>\n<h2><b><span data-font-family=\"Arial\">FAQ<\/span><\/b><\/h2>\n<h3><b><span data-font-family=\"Arial\">Was ist der Unterschied zwischen Leiterplattenherstellung und Leiterplattenbest\u00fcckung?<\/span><\/b><\/h3>\n<p><span data-font-family=\"Arial\">Die Leiterplattenherstellung (PCB-Fertigung) umfasst alle Schritte zur Erzeugung der unbest\u00fcckten Platine: Laminieren der Lagen, Bohren der Durchkontaktierungen, Galvanisieren, \u00c4tzen des Leiterbilds, Aufbringen von L\u00f6tstopplack und Oberfl\u00e4chenveredelung. Das Ergebnis ist eine Bare-Board ohne jegliche Bauteile. Die Best\u00fcckung (PCBA) folgt danach: Lotpaste wird im Schablonendruck aufgebracht, Bauteile werden automatisch platziert und im Reflow-Ofen verl\u00f6tet, danach erfolgen AOI und \u2014 bei BGA-Bauteilen \u2014 R\u00f6ntgeninspektion sowie ein Funktionstest. Beide Prozesse k\u00f6nnen beim selben Anbieter (Turnkey) oder bei spezialisierten Einzelfertigern stattfinden.<\/span><\/p>\n<h3><b><span data-font-family=\"Arial\">Wie viele Lagen kann eine Leiterplatte haben?<\/span><\/b><\/h3>\n<p><span data-font-family=\"Arial\">Technisch sind Leiterplatten von einer einzigen Kupferlage bis zu \u00fcber 100\u00a0Lagen m\u00f6glich. Industriell verbreitet sind 4-, 6-, 8- und 10-lagige Designs f\u00fcr industrielle Steuerungen und Kommunikationstechnik; Smartphone-Anwendungsplatinen nutzen 8\u201312 Lagen im HDI-Aufbau. Serverplatinen und KI-Beschleunigerkarten erreichen 20\u201340 Lagen f\u00fcr komplexe HBM- und DDR5-Speicherinterfaces. Die Schichtzahl richtet sich nach Schaltungsdichte, Signal- und Leistungsintegrit\u00e4t, EMV-Anforderungen und den verf\u00fcgbaren Fl\u00e4chen pro Signallage.<\/span><\/p>\n<h3><b><span data-font-family=\"Arial\">Was bedeutet HDI bei Leiterplatten?<\/span><\/b><\/h3>\n<p><span data-font-family=\"Arial\">HDI steht f\u00fcr High Density Interconnect und bezeichnet Leiterplatten mit besonders feinen Leiterbahnen (Mindestbreite 2\u00a0mil \/ 0,05\u00a0mm) und lasergebohrten Mikrovias mit einem Durchmesser von h\u00f6chstens 150\u00a0\u00b5m und einem Aspektverh\u00e4ltnis \u22641:1 nach IPC-2226. Die Vias verbinden jeweils nur benachbarte Kupferlagen (Blind Vias); mehrere gestapelte oder versetzt angeordnete Mikrovias \u00fcberbr\u00fccken tiefere Lagen. Via-in-Pad-Strukturen (VIPPO) erm\u00f6glichen die direkte Montage von BGAs mit 0,4\u00a0mm und kleinerem Pitch. HDI ist die technologische Voraussetzung f\u00fcr moderne Smartphones, Wearables, 5G-RF-Module und ADAS-Systeme.<\/span><\/p>\n<h3><b><span data-font-family=\"Arial\">Welche Oberfl\u00e4chenveredelung ist f\u00fcr mein Projekt geeignet?<\/span><\/b><\/h3>\n<p><span data-font-family=\"Arial\">HASL (LF-HASL bleifreie Variante) ist kosteng\u00fcnstig und robust, jedoch durch ungleichm\u00e4\u00dfige Schichtdicke weniger geeignet f\u00fcr Pitches unter 0,5\u00a0mm. ENIG (Nickel 3\u20136\u00a0\u00b5m + Gold 0,05\u20130,1\u00a0\u00b5m) bietet eine planare, oxidationsbest\u00e4ndige Oberfl\u00e4che und ist der Standard f\u00fcr Fine-Pitch-BGA, QFN und Smartphone-Baugruppen. ENEPIG verhindert den sogenannten \u201eBlack-Pad\u201c-Defekt (Korrosion der Nickelphosphidschicht) und wird f\u00fcr Hochzuverl\u00e4ssigkeitsanwendungen in Luft- und Raumfahrt sowie Medizintechnik bevorzugt. OSP ist sehr RoHS-konform, hat aber ein enges Verarbeitungsfenster \u2014 Platinen m\u00fcssen nach der Beschichtung z\u00fcgig best\u00fcckt werden. Die Entscheidung h\u00e4ngt von Pitch, Lagerzeit, Reflow-Durchl\u00e4ufen und Budget ab.<\/span><\/p>\n<h3><b><span data-font-family=\"Arial\">Warum ist eine DFM-Pr\u00fcfung vor Fertigungsstart wichtig?<\/span><\/b><\/h3>\n<p><span data-font-family=\"Arial\">Eine fr\u00fchzeitige Design-for-Manufacturing-Pr\u00fcfung deckt Probleme auf, bevor Werkzeug- und Fertigungskosten entstehen. Zu den h\u00e4ufigsten DFM-Beanstandungen z\u00e4hlen: L\u00f6tstopplack-Abst\u00e4nde unter 50\u00a0\u00b5m, fehlende Impedanzspezifikationen f\u00fcr kontrollierte Leiterbahnen, unklare Bohrtoleranzen, Mindestleiterbahnbreiten, die unter der Prozessf\u00e4higkeit des Fertigers liegen, und unkorrekte Pannelisierungsvorgaben. Ein zus\u00e4tzlicher DFM-Vorteil: viele Fertiger geben R\u00fcckmeldung innerhalb von 24\u201348\u00a0Stunden \u2014 das ist die kosteng\u00fcnstigste Phase, um \u00c4nderungen einzuf\u00fchren. Jede Korrektur nach Fertigungsstart kann Verz\u00f6gerungen von einer bis mehreren Wochen verursachen.<\/span><\/p>\n<h2><b><span data-font-family=\"Arial\">Fazit: Die wichtigsten Entscheidungen bei der PCB-Herstellung<\/span><\/b><\/h2>\n<p><span data-font-family=\"Arial\">Der PCB-Herstellungsprozess ist kein Standardvorgang \u2014 er ist die Summe aus Design-Entscheidungen, Materialauswahl, Prozessparametern und Qualit\u00e4tssicherung, die alle in Wechselwirkung stehen. Wer fr\u00fch wei\u00df, welche Plattendicke, Kupferst\u00e4rke, Oberfl\u00e4chenveredelung und IPC-Klasse sein Produkt ben\u00f6tigt, kann realistische Angebote einholen, DFM-Feedback sinnvoll nutzen und Lieferzeiten sicher planen.<\/span><\/p>\n<p><span data-font-family=\"Arial\">Die wichtigsten Entscheidungsachsen: Lagenanzahl und Stack-up f\u00fcr die geforderte Signalintegrit\u00e4t; Oberfl\u00e4chenveredelung anhand von Pitch, Lagerzeit und Budget; IPC-Klasse nach Zuverl\u00e4ssigkeitsanforderung des Endprodukts; Lieferantenqualifikation mit den f\u00fcr den Markt relevanten Zertifizierungen. Wer diese vier Achsen fr\u00fchzeitig kl\u00e4rt, vermeidet die teuersten Fehler der PCB-Beschaffung.<\/span><\/p>\n<h2><b><span data-font-family=\"Arial\">Find What You Need on <a href=\"http:\/\/lcsc.com\">LCSC<\/a><\/span><\/b><\/h2>\n<p><span data-font-family=\"Arial\">LCSC Electronics stocks millions of components for every stage of PCB design and assembly \u2014 from passive chip components in 0201 and 0402 packages for multilayer and HDI boards, to power management ICs, microcontrollers, connectors, crystals, and discrete semiconductors across industrial, automotive-grade (AEC-Q200), and high-reliability packages. Whether you are sourcing decoupling capacitors for a 6-layer industrial control board, ENIG-compatible fine-pitch ICs for a 0.4\u00a0mm BGA layout, or AEC-Q200 MLCCs for an ADAS sensor PCB, LCSC\u2019s parametric search lets you filter by package, value, voltage rating, temperature grade, and compliance certification in seconds. Every listing includes the manufacturer datasheet, land pattern dimensions, and RoHS\/REACH documentation. With real-time stock visibility, competitive pricing from prototype quantities to full production reels, and global shipping, LCSC is where PCB engineers go to build their BOM from first prototype to volume production. Start your search at lcsc.com.<\/span><\/p>\n","protected":false},"excerpt":{"rendered":"<p>Takeaway Eine Leiterplatte (PCB) besteht aus isolierendem Tr\u00e4germaterial (meist FR4) mit aufgebrachten Kupferbahnen (17,5\u201370\u00a0\u00b5m Dicke) f\u00fcr die elektrische Verbindung aller Bauteile. Der Herstellungsprozess umfasst 10\u201320+ Schritte: von der Gerber-Datei \u00fcber Laminieren, Bohren, Galvanisieren und \u00c4tzen bis zur Oberfl\u00e4chenveredelung und elektrischen Pr\u00fcfung. Plattentypen: Einseitig, Doppelseitig, Multilayer (4\u201340 Lagen), HDI (Mikrovias \u2264150\u00a0\u00b5m), Flexibel \/ Starrflex und Metallkern [&hellip;]<\/p>\n","protected":false},"author":3,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"_monsterinsights_skip_tracking":false,"footnotes":""},"categories":[176,175],"tags":[],"class_list":["post-4438","post","type-post","status-publish","format-standard","hentry","category-pcb-smt-basics","category-pcb-smt"],"blocksy_meta":[],"yoast_head":"<!-- This site is optimized with the Yoast SEO plugin v27.8 - https:\/\/yoast.com\/product\/yoast-seo-wordpress\/ -->\n<title>PCB-Herstellung: Der vollst\u00e4ndige Prozessleitfaden Blog | LCSC Electronics<\/title>\n<meta name=\"description\" content=\"Erfahren Sie alles \u00fcber PCB-Herstellung: Von Designdaten bis zur PCBA. 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